 集成电路soc ip设计培训班课程大纲 |
| 学习收获 |
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本课程讲授基于Synopsys EDA tools构成的ASIC/SOC数字电路开发流程，学员通过运用数字逻辑、硬件描述语言完成一个大规模的专题项目设计，在课程过程中掌握数字集成电路的coding、仿真、综合、静态时序分析、可测性设计、一致性验证等一系列数字电路前端流程中的设计技巧，终使学员达到能独立完成大规模电路模块的前端设计水平。本课程涵盖数字IC设计领域相关技术的核心内容，注重基础知识和实用技巧的讲解外，还将特别讲授国际新的设计理念。本课程为模拟设计高端精华课程，老师将多年实践经验手把手教授，让学员在真实的项目实践环境中提升技术水平，熟练使用EDA工具，真正掌握IC设计中“渔”的手段。
特别收获：
1.模块设计：学习Sram控制器，Flash控制器和SD Host控制器的设计，
2.系统集成：学习芯片多层次的集成，同时会让大家充分了解软硬件协同设计
3.课程从模块入手终要实现一个SoC子系统芯片的集成.
4.了解前后端的整个操作流程
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| 培训目标 |
帮助学员熟悉并掌握典型数字ASIC/SOC芯片前端开发流程和设计技巧，以及相关设计软件的使用，课程结束后学员可积累相当于1年左右的实际工作经验，能够独立完成ASIC/SOC中等模块的设计。
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| 入学要求 |
有数字电路设计和硬件描述语言的基础或自学过相关课程。。 |
| 实验设备 |
◆课时： 4个月时间
专注高端培训16年，曙海提供的证书得到本行业的广泛认可，学员的能力
得到大家的认同，受到用人单位的广泛赞誉。
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| 新优惠 |
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◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。 |
| 师资团队 |
【赵老师】
大规模集成电路设计专家，10多年超大规模电路SOC芯片设计和版图设计经验，参与过DSP、GPU、DTV、WIFI、手机芯片、物联网芯片等芯片的研发。精通CMOS工艺流程、版图设计和布局布线，精通SOC芯片
设计和版图设计的各种EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有丰富的SOC芯片设计、验证、DFT、PD、流片经验。
熟练掌握版图设计规则并进行验证及修改；熟练掌握Unix/Linux操作系统；熟悉CMOS设计规则、物理设计以及芯片的生产流程与封装。
【王老师】
资深IC工程师，十几年集成电路IC设计经验，精通chip的规划、数字layout、analog layout和特殊电路layout。先后主持和参与了近三百颗CHIP的设计与版图Layout工作,含MCU芯片、DSP芯片、LED芯片、视频芯片、GPU芯片、通信芯片、LCD芯片、网络芯片、手机芯片等等。
从事过DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多种制程analog&digital的电路IC设计，
熟练掌握1.8V，3.3V,5V,18V,25V，40V等各种高低压混合电路的IC设计。
【张老师】
从事数字集成电路设计10余年，精通CMOS工艺流程、版图设计和布局布线，精通VERILOG,VHDL语言，
擅长芯片前端设计和复杂项目实施的规划管理，其领导开发的芯片已成功应用于数个国际知名芯片厂商之产品中。丰富的芯片开发经验，对于现今主流工艺下的同步数字芯片设计技术和流程有良好把握。长期专注于内存控制器等产品的研发，拥有数颗规模超过百万门的数字芯片成功流片经验.
★更多师资力量请见曙海师资团队。 |
| 质量保障 |
1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、培训结束后免费提供半年的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。 |
| 集成电路IC设计工程师培训班 |
本课程实战演练使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具联合从头至尾强化练习整个芯片的生成过程，强调实战，实战，还是实战！
免费、无保留赠送，教学过程中使用的Synopsys公司和Cadence公司的全套工具和安装方法，而且还赠送已经在VMware Linux下安装好的Synopsys公司和Cadence公司的全套工具（这套工具非常珍贵，费了老师很多心血才全部安装好），让您随时随地，打开电脑就能进行芯片的设计和练习！
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第一阶段 集成电路前端设计 |
1.逻辑设计理论
2.Verilog语言
3.VHDL语言
4.数字电路验证
1)验证平台的建立
2）功能测试
5.设计综合（synthesys）
6.扫描链生成
7.仿真测试
1）DFT
2)ATPG
8.静态时序分析(STA)
9.数字前端全流程设计工具
10.相关工艺库文件计算机操作系统UNIX应用；
11.数字电路逻辑设计；
12.硬件描述语言HDL和逻辑综合初步；
13.集成电路设计导论及流程；
14.半导体器件原理及集成电路概论；
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17.CMOS VLSI设计原理；
18.
数字系统设计与FPGA现成集成；
19.可测性设计；
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20.RTL验证；
静态时序分析（STA）；
逻辑综合（Logic Synthesis）；
可测性设计（DFT）；
IP Based设计；
软硬件协同设计仿真；
Matlab系统设计
21.项目实战：
1）RTL coding
2)状态机中断处理
3）testbench 建立
4）Testcase创建
22.项目实战二：
1）RTL coding
2)通讯数据协议E1
3)异步电路处理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)综合和DFT
8)STA |
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第二阶段 数字集成电路后端设计 |
1.Floor plan
2.电源规划
3.布局、摆放
4.时钟树
5.布线
6.RC extraction
7.静态时序分析（STA）
8.验证
1)DRC
2)lvs
3)erc
9.项目实战
10.数字后端全流程设计工具
11.相关工艺库文件
12.半导体器件原理及集成电路概论；
13.集成电路设计导论及流程；
14.版图设计知识；
15.版图设计工具及使用方法；
16.项目设计实践 |
17.CMOS集成电路设计原理；
18.ASIC设计导论；
19.IC布局布线设计；
20.版图验证和提取；
21.可测性设计；
22.项目设计实践。 |
23.Top-Down设计流程；
24.Full-Customer设计流程；
25.标准单元库设计；
26.单元库的各种库文件；
27.各种单元的功能，结构和版图。 |
第三阶段 数字集成电路后端数据高级－－Verification平台建立/功能测试 |
Verification平台建立/功能测试
1） 验证环节在ic设计流程中的位置，
2) RTL/网表/FPGA/testchip 的验证阶段
3) 验证计划
4) verification 的方法学 种类和适用设计
5) RTL verification testbench setup 激励文件生成
6) RTL语言和高级语言的混合验证平台建立
7) 数模混合设计验证方法学 |
第四阶段 数字集成电路后端数据高级－－设计综合（synthesys）与扫描链测试(DFT) |
1）综合
综合的概念
综合库与工具介绍
综合的过程
约束／工作环境的设立
反标文件产生
优化设计
2）DFT
DFT 概念
scan chain/ BSD/BIST 概念与设计方法
DFT 的测试原理/测试方法( D算法 向量产生与仿真)
BSD 基本单元和JTAG测试 |
第五阶段 数字集成电路后端数据高级－－静态时序分（STA） |
1)静态时序分析概念
2)数据延迟 setup /hold 的分析
3)时钟结构 跨时钟／多时钟条件
4)端口约束／工作环境设定
5)工作条件／工艺条件 对延迟的影响
6)关键路径与设计优化
7)报告分析 |
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第六阶段 |
1. 第一部分：AMBA总线及实例
AMBA总线介绍
基于AHB/APB Slave设计
基本的验证概念（TB/TC/Makefile/regression/SV interface等）
2.第二部分：基于AHB Sram控制器设计
代码风格介绍
Sram介绍
设计文档
代码介绍
代码仿真
3.第三部分：基于AHB Flash控制器设计
Flash介绍
设计文档
代码讲解
代码仿真
4.基于APB/AHBSD Host控制器设计
SD协议介绍
基于APB SD Host设计（熟悉协议）
基于AHB SD Host设计（熟悉DMA）
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第七阶段 System Verilog 验证 |
| 1、芯片集成
模块回顾
系统控制模块设计
芯片Boot原理
Core集成
PLL/OSC/POR集成
Pinmux集成
PAD集成 |
| 2、AHB/APB相关模块生成
AHB/APB bus生成
AHB-DMAC生成
INTC生成
GPIO生成 |
第八阶段 ARM 芯片SOC设计项目实战强化 |
1.架构及设计流程
2.CPU核
1）指令
2）中断和异常
3）数据缓冲和指令缓冲
4）内部数据ram和指令RAM
3.总线
4.外设
1）SRAM
2)DRAM
3)IO
4)DMA
5.ARM后端
1)ARM芯片综合
2）ARM芯片Floor plan
3）ARM芯片电源规划
4）ARM芯片布局、摆放
5）ARM芯片时钟树
6）ARM芯片布线
6.RC extraction
7.ARM芯片静态时序分析（STA）
8.ARM芯片验证
9.ARM芯片DRC
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