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Timing-Driven Verilog Synthesisfor High-Performance System-on-Chip Design
   入学要求

        学员学习本课程应具备下列基础知识:
        ◆ 电路系统的基本概念。

   班级规模及环境
       为了保证培训效果,增加互动环节,我们坚持小班授课,每期报名人数限3到5人,多余人员安排到下一期进行。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦
近开课时间(周末班/连续班/晚班)
时序及噪音分析培训班:2018年6月11日
   学时
     ◆课时: 共5天,30学时

        ◆外地学员:代理安排食宿(需提前预定)
        ☆注重质量
        ☆边讲边练

        ☆合格学员免费推荐工作

        

        专注高端培训17年,曙海提供的课程得到本行业的广泛认可,学员的能力
        得到大家的认同,受到用人单位的广泛赞誉。

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   新优惠
       ◆团体报名优惠措施:两人95折优惠,三人或三人以上9折优惠 。注意:在读学生凭学生证,即使一个人也优惠500元。
   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。 。专注高端培训17年,曙海提供的课程得到本行业的广泛认可,学员的能力得到大家的认同,受到用人单位的广泛赞誉。

Timing-Driven Verilog Synthesis for High-Performance System-on-Chip Design
 

第一阶段
Verilog Synthesis

Topic

Course overview; Introduction to synthesis, ASIC&FPGA design flows, technology libraries, wire load modeling; timing constraints, synthesis software overview

Verilog Synthesis I: Data types, numbers, continuous assignments, procedural assignments, combinational logic and flip-flop inferences

Verilog Synthesis II: Operators, if-else and case statements, intentional and unintentional latch inference

Verilog Synthesis III: Synthesis of latches and flip-flops; blocking and nonblocking assignments; synthesis of loops, tasks, functions and parameters; finite state machine design

第二阶段
Implementation Technologies and System-on-Chip Concepts

Topic

Programmable logic including FPGA: History, taxonomy, architectures & device examples

“Real World ASIC Design” (Source: NEC Electronics America. Used by permission) ASIC design flow, signal integrity, design size, tests, design for manufacturing (DFM)

System-on-Chip (SoC) Concepts: SoC components, on-chip and off-chip busses, IP blocks

SoC graphics subsystems; SoC design verification

第三阶段
Digital System Timing Fundamentals

Topic

Why timing matters. Scaling of wires: The dark side of Moore’s law. Combinational timing modeling and analysis by critical path method

Sequential system timing: Clocks, register timing modeling. Setup and hold path analysis

Delay-locked and phase-locked loops, module port timing characterization (pin timing)

Reset timing: Synchronous or asynchronous? Timing-driven synthesis, timing optimizations: Clock skew and register retiming, static timing analysis.

第四阶段
Advanced Digital System Timing

Topic

Synchronization and metastability

Synchronizer design

Multi-clock design techniques, signaling across clock domains

Self-timed logic design

 
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.(2014年7月11)..........................................................................................................